трусики женские украина

На головну

Шина INTEL ISA - Інформатика

Шина INTEL ISA являє собою паралельну шину, созданую на базі шини

пам'яті і введення/висновку IBM PC/AT. У даному документі представлені електричні і

механічні характеристики шини INTEL ISA при використанні з разьемами ISA,

сумісними з продукцією, що поставляється виробником основних плат INTEL OEM.

У цьому документі розглядається інтерфейс шини, контакти разьемов і

електричний інтерфейс зі стандартними платами IBM PC/AT.

Головна мета цієї інформації - забезпечення даними про використання і

проектування плат розширення для основних плат INTEL ISA. Зібрати всю

інформацію було непросто, оскільки існує безліч плат розширення. У даному

описі зведена инормация про синхронізацію, архітектуру і практичні успіхи,

досягнуту при проектуванні різних типів плат INTEL. Немає гарантій, що

плати розширення, розроблені згідно з цим документом, будуть працювати з

деякими або з всіма платами ISA виробництва INTEL або не INTEL. Щойно

розроблені плати розширення повинні перевірятися на різних основних платформах

ISA.

2.0 ХАРАКТЕР ТЕХНІЧНИХ ДАНИХ

Технічні дані торкаються всіх плат шини INTEL ISA. Вони содерат інформацію про

застосування для допомоги при проектуванні плат розширення. Будь-які відмінності між

технічними даними і шиною ISA базової плати, що використовується INTEL повинні бути

освітлені в керівництві по експлуатації даного виробу.

Для залучення уваги до найбільш важливої інформації є три рубрики.

3.0 ПРИЙНЯТІ ПОЗНАЧЕННЯ

Якщо в даному описі після назви сигналу слідує зірочка (*), це означає,

що сигнал знаходиться в логічно вірному сотоянии, коли напруження знаходиться на

низькому рівні. Назва сигналу без зірочки вказує на логічно вірний

стан сигналу при високому рівні напруження.

Для попередження непорозумінь при посиланнях на логиеское стан

сигналаиспользуются терміни "дозволений" - "заборонений". Сигнал дозволений, якщо він

логічно вірний, і заборонений, якщо він логічно помилковий.

Про багатьох сигналів шини INTEL ISA більш просто і зручно говорити, як про групу,

оскільки багато сигналів мають ідентичні функції. Названя сигналів в цих групах

слелуют десятеричній системі числення.

1) При обговоренні окремого сигналу десятеричний номер додається до назви

сигналу, наприклад, А15. _

2) Разьединенный набір ліній сигналів в одній групі сигналів може

розглядатися в сукупності при роздруку назви групи і висновку

десятеричних чисел в дужки, наприклад, А<15,12,00>.

3) Діапазон послідовних сигналів в одній і тій же групі сигналів може

розглядатися при роздруку назви групи і доповненні початковим і

завершальним сигналами, відділеними двійчастими точками, наприклад, А<15...08>.

Діапазони сигналів включають в себе початковий і завершальний сигнали.

4) Послідовні і разьединенные сигнали в одній і тій же групі

розглядаються при використанні комбінації обох методів (2) і (3), наприклад,

А<15,07...00>.

5) Назва групи сигналів без доповнень означає всю групу сигналів,

наприклад, А еквівалентно А<15...00>.

Комплект дужок "[ ]" використовується для вказівки розміру разьема. [8] -

8-розрядне джерело, а [8/16] підтримує 8 або 16-розрядне джерело.

Лінії сигналів і групи ліній сигналів на шині INTEL ISA завжди зображаються

друкарськими заголовними буквами, як і при зображенні окремого сигналу

"MEMREF*".

Використання слова "біт" завжди відноситься до окремих або декількох біт

даних, якщо перед ним не використовується слово "адреса".

4.0 ОГЛЯД АРХІТЕКТУРИ

Шина INTEL ISA становить частину архітектури INTEL ISA сумісної основної

плати. Основними частинами даної архітектури, взаємодіючими з шиною ISA,

є основною ЦП, контроллер ПДП, контроллер переривань, контроллер

регенерації, пам'ять, схема обміну байтами, плати розширення, часи реального

часу - таймер/лічильник і джерела введення/висновку (див. мал. 4.0). Основної ЦП,

контроллер ПДП, контроллер регенерації і плати розширення є єдиними

джерелами, які можуть стати власниками шини і визначені таким

чином:

Інші джерела не можуть стати власниками шини, але підтримують сумісність

з IBM/AT. Ці джерела мають наступне визначення.

Шина INTEL ISA являє собою комбінацію згаданої генмонтажной панелі і

разьемов, які обьединяют місця плат розширення і джерел основної плати.

У місця для плат розширення можуть вставлятися або 8-, або 16-розрядні плати

розширення.

Місце [8] містить один разьем; [8/16] має один додатковий разьем. Місце з

одним разьемом може приймати тільки 8 біт даних. Місце з двійчастим разьемом

може приймати або 8 або 16 біт даних. Загальне колличество місць розширення

обмежене параметрами навантаження і лінії зв'язку, однак у більшості виконань

є 8 місць для розширення, що визначається каналами, що є ПДП і

лініями переривання.

5.0 ПАРАМЕТРИ ВЛАСНИКА ШИНИ І ПРОЕКТУВАННЯ

5.1 ОСНОВНИЙ ЦЕНТРАЛЬНИЙ ПРОЦЕСОР

Основної ЦП є стандартним власником шини, контроллери регенерації і ПДП

(а також плати розширення, отримавши дозвіл від контроллера ПДП) стають

задатчиками шини тільки після його відключення. Відключення основного процесора

виконується квитированием його сигналу на лінії запиту на захват і лінії

підтвердження захвата контроллером ПДП або регенерації.

Основної ЦП може бути 16- або 32-бітовим джерелом. Коли основної ЦП є

16-бітовим джерелом, він може виконувати як 8-, так і 16-бітовий доступ до

джерела на шині. Реакція вихідних ліній джерел шини повинна відповідати

розділу 6.4. Якщо основної ЦП є 32-розрядним джерелом, то технічні

засоби основної плати повинні розділити доступ на два окремих 16-розрядних

доступу до шини ISA.

Основний процесор є єдиним джерелом, обслуговуючим контроллери

переривання і ПДП. Доступ до контроллера переривань може здійснюватися і платою

розширення, яка стала загарбником шини, але такі операції можуть привести до

порушення програмного забезпечення основного ЦП. Контроллер ПДП представляє

метод, по якому плати розширення можуть стати задатчиками шини; таким чином,

спроба доступу до контроллера ПДП платою розширення станеться в той час, протягом

якого контроллер ПДП вважає, що відбувається передача ПДП, що

недопустимо.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.

Плати розширення, які взаємодіють з основним ЦП, можуть знаходитися тільки

в режимах доступу до пам'яті або джерела введення/висновку, коли основної ЦП

є загарбником шини. См. розділ 5.3.

У таблиці 5.1 показані джерела сигналів ліній, які є такими, що запускають

або що приймають, коли основної ЦП є задатчиком шини. Вона також

визначає тип драйвера.

Примітка до табл 5.1.: основної ЦП = PRI, плата розширення = ADD, контроллер

ПДП = DMA, контроллер регенерації = REF, пам'ять основної плати = MEM, введення/висновок

основної плати =IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -

приймачі/передавач з трьома станами.

"-" вказує на те, що відповідна лінія не дозволена або не

контроллируется джерелом.

"x"-игнорируется. Джерело може дозволити сигнал, але він буде ігноруватися

іншими джерелами.

(1) DRQ# може бути запущений, але не сприйметься, поки контроллер ПДП є

задатчиком шини.

(2) Прийнятий основним ЦП через контроллер переривань і задіється по розсуду

основного процесора, коли він є задатчиком шини.

(3) Цей сигнал повинен контроллироваться постійно і при дозволі негайно

сприйматися.

(4) Завжди приймається пристроєм обміну байтами даних.

(5) Приводиться в дію джерелами основної плати, якщо адреса знаходиться в

першому Mбайте адресного простору і є сигнал або MRDC* або MWTC*.

5.2 КОНТРОЛЛЕР ПДП

Лінії ПДП разьема безпосередньо підключаються до контроллера ПДП 8237А INTEL.

Коли лінії запиту ПДП приводяться в дію джерелом, контроллер ПДП

отримує шину квитированием ліній запиту захвата і підтвердження захвата

основного ЦП. Після дозволу захвата шини приводяться в дію

відповідна лінія підтвердження ПДП, і починається цикл передачі ПДП. Коли

лінія подтерждения ПДП підключається до плати розширення, цикли передачі ПДП не

почнуться, якщо не дозволена лінія SECMAST* платою розширення (див. розділ 6.4).

Джерела введення/висновку, що беруть участь в передачі ПДП, повинні узгоджуватися по

розміру даних каналу ПДП. Канали 0-3 підтримують 8-розрядні джерела

введення/висновку; всі дані повинні передаватися як біти даннных на лініях даних

D<07...00>. Пристрій обміну байтами на основній платі буде використовувати А0 і

SBHE* при необхідності передач між старшим байтом 16-розрядної пам'яті і

молодшим байтом 8-розрядного джерела введення/висновку. Канали ПДП 5-7 підтримують

тільки 16-розрядні джерела введення/висновку: всі дані повинні передаватися як

16 біт даних по лініях даних D<15...00>. Пам'ять, пов'язана з передачею, повинна

мати розмір даних 16 біт: пристрій обміну байтами на основній платі не

компенсує таку невідповідність розміру даних.

ПРИМІТКА

8-бітове джерело пам'яті може використовуватися в передачах ПДП тільки з

8-бітовим джерелом введення/висновку; використання 8-розрядного джерела пам'яті з

16-розрядним джерелом введення/висновку не дозволене.

УВАГА!

Контроллер регенерації не може стати загарбником шини, коли контроллер ПДП

є загарбником шини. Таким чином, постійний захват шини контроллером

ПДП при передачах, дриваючий більше за 15 мксек, може викликати втрату даних в

джерелах, имещих динамічне ОЗУ і що використовують цикли регенерації шини ISA.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Лінії запиту ПДП і підтвердження запускаються драйверами TTL і приєднуються до

всіх місць. Плати розширення повинні забезпечити вибір різних каналів ПДП при

настройці, для попередження конфлікту з вже встановленими платами або

ресурсами основної плати.

Плати розширення можуть використовуватися в режимі прямого доступу до пам'яті або до

введення/висновку тільки при взаємодії з контроллером ПДП як джерело

ПДП. См. розділ 5.3.

У табл. 5.2 показані джерела сигналів ліній, які є такими, що запускають або

що приймають, коли контроллер ПДП є власником шини. Вона визначає

також тип драйвера.

Примітка до табл. 5.2.: основної ЦП = PRI, плата розширення = ADD, контроллер

ПДП = DMA, контроллер регенерації = REF, пам'ять основної плати = MEM, введення/висновок

основної плати =IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -

приймачі/передавач з трьома станами.

"-" вказує на те, що відповідна лінія не дозволена або не

контроллируется джерелом.

"x"-игнорируется. Джерело може дозволити сигнал, але він буде ігноруватися

іншими джерелами. _

(1) DRQ# може бути запущений, але не сприйметься, поки контроллер ПДП є

задатчиком шини.

(2) Прийнятий основним ЦП через контроллер переривань і задіється по розсуду

основного процесора, коли він є задатчиком шини.

(3) Цей сигнал повинен контроллироваться постійно і при дозволі негайно

сприйматися.

(4) Завжди приймається пристроєм обміну байтами даних.

(5) Приводиться в дію джерелами основної плати, якщо адреса знаходиться в

першому Mбайте адресного простору і є сигнал або MRDC* або MWTC*.

(6) Запускаються на разрешеный рівень апаратними коштами основної плати на

весь цикл.

5.3 ПЛАТИ РОЗШИРЕННЯ

Можуть функціонувати в 5 різних режимах: захвата шини, прямого доступу до

пам'яті або введення/висновку, звернення до пам'яті або джерела введення/висновку,

регенерації або скидання. Плати розширення можуть підтримувати будь-яку комбінацію

перших чотирьох режимаов, але всі плати розширення повинні виконувати режим скидання.

Режим захвата шини

Задатчиком шини можуть стати тільки 16-розрядні плати розширення, встановлені

на [8/16] місце. Плата розширення стає задатчиком шини при запуску лінії

DRQ# і SECMAST*, коли пов'язана з ними лінія DACK приводиться в дію

контроллером ПДП. Плати розширення можуть починати тільки 16-бітові цикли

доступу до шини ISA, оскільки завершення циклу у вигляді 8 або 16 бітів залежить від

стану ліній MCS16# і IOCS16*, що запускаються джерелом, до якого був

виконаний доступ.

Цикли, що виконуються платою розширення, являють собою завжди цикли доступу.

Плата розширення не може виконувати цикли передачі ПДП, оскільки все керуючі

лінії ПДП приєднуються до контроллера ПДП на основній платі і не можуть бути

поділені контроллерами ПДП, якщо один з них знаходиться на платі розширення.

Коли плата розширення є власником шини, контроллер ПДП відключає лінію

AEN, коли він дозволяє співволодіння шини. Відключення лінії AEN дозволяє

джерелам введення/висновку декодувати лінії адреси і здійснити доступ з

боку плати розширення. Якщо AEN відключена, передачі ПДП статися не можуть

(див. опис AEN в розділі 7.1). Крім того, цикли передачі ПДП не можуть

виконуватися, оскільки контроллер ПДП має канал, який дозволив активний

захват шини; інші канали ПДП не можуть бути задіяні, поки не втратить

активність канал, задіяний при захваті шини платою расщирения.

ПРИМІТКА

Програмне забезпечення, що поставляється з платою розширення, повинно

інструктувати основної ЦП на програмування спеціального каналу ПДП в режимі

каскаду. Канал ПДП повинен програмуватися в каскадному режимі для того, щоб

пов'язана з ним плата розширення стала задатчиком шини.

ПРИМІТКА

Плати розширення починають всі доступи як 16-розрядні. Якщо не дозволені MCS16*

або IOCS16*, то цикл закінчується як 8разрядный. Пристрій обміну байтами на

основній платі пропустить 8-розрядний байт через А<15...08> і А<07...00>, як

встановлене SBHE* і А0.

Більш повна інформація представлена в розділі 6.4.

УВАГА!

Плата розширення, яка стає задатчиком шини, повинна приводити в

дію лінію MEMREF* кожні 15 мксек для запиту контроллеру регенерації на

виконання циклу регенерації. Контроллер регенерації виконує цикл, задействуя

лінії адреси, лінії команди і управляючи лінією IOCHRDY, а плата розширення

приводить в дію лінію MEMREF* і зберігає стан захвата шини. Плата

розширення повинна бути відповідальна за запит циклу регенерації, оскільки

контроллер регенерації не може захопити шину, якщо контроллер ПДП є

загарбником шини. Пам'ятайте, що плата розширення стає загарбником шини,

частково отримавши цю можливість від контроллера ПДП, який є активним і

непрямим власником шини.

У табл. 5.3 показані джерела сигналів ліній, які є такими, що запускають або

що приймають, коли плата розширення є власником шини. Вона визначає

також тип драйвера.

Примітка до табл. 5.3.: основної ЦП = PRI, плата розширення = ADD, контроллер

ПДП = DMA, контроллер регенерації = REF, пам'ять основної плати = MEM, введення/висновок

основної плати =IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -

приймачі/передавач з трьома станами.

"-" вказує на те, що відповідна лінія не дозволена або не

контроллируется джерелом.

"x"-игнорируется. Джерело може дозволити сигнал, але він буде ігноруватися

іншими джерелами.

(1) DRQ# може бути запущений, але не сприйметься, поки контроллер ПДП є

задатчиком шини.

(2) Прийнятий основним ЦП через контроллер переривань і задіється по розсуду

основного процесора, коли він є задатчиком шини.

(3) Цей сигнал повинен контроллироваться постійно і при дозволі негайно

сприйматися.

(4) Завжди приймається пристроєм обміну байтами даних.

(5) Приводиться в дію джерелами основної плати, якщо адреса знаходиться в

першому Mбайте адресного простору і є сигнал або MRDC* або MWTC*.

(6) Запускаються на разрешеный рівень апаратними коштами основної плати на

весь цикл.

Режим прямого доступу до пам'яті або введення/висновку

Плата розширення може знаходитися в режимі ПДП тільки, коли контроллер ПДП

є власником шини. Режим ПДП до пам'яті дозволяє передавати дані між

іншими джерелами введення/висновку і пам'яттю плати розширення. Режим ПДП до

введення/висновку дозволяє передавати дані між пам'яттю і введенням/висновком плати

розширення квитированием ліній запиту ПДП і підтвердження ПДП. Плата

розширення, яка відповідає як 8-розрядне або 16-розрядне джерело

введення/висновку, повинна використати 8- і 16-розрядні канали ПДП відповідно.

Плата розширення може підтримувати як режим ПДП до пам'яті, так і режим ПДП до

вводуа/висновок одночасно, при яких дані будуть передаватися між пам'яттю

і введенням/висновком плати розширення.

Стан ліній сигналу плати розширення, коли контроллер ПДП є

власником шини, розглядається в таблиці 5.2.

УВАГА!

Спеціального розгляду заслуговують ті випадки, коли контроллер ПДП виконує

цикл передачі між 8-розрядним джерелом введення/висновку і 16-розрядним

джерелом пам'яті плати розширення. Вопервых, плати розширення знають, що

передача виконується з 8разрядным джерелом введення/висновку із-за SBHE* і А0.

По-друге, коли здійснюється запис в пам'ять, пристрій обміну байтами на

основній платі вміщує байт або на D<15...08> або на D<07...00>; плата

розширення повинна контролювати SBHE* і А0 для визначення, які з ліній

даних містять правильний байт. По-третє, при ліченні пам'яті пристрій

обміну байтами на основній платі буде пропускати байт з D<15...08> на

D<07...00>, коли потрібно. Плата розширення повинна контролювати SBHE* і А0

для управління установкою в третій стан D<07...00> для попередження

зіткнень з буфером.

Плата розширення може представлятьсобой 16-розрядне джерело пам'яті при

передачі ПДП для джерел введення/висновку 8или 16-розрядних даних. Плата

розширення повинна бути 8-розрядним джерелом пам'яті при передачі ПДП, якщо

джерело введення/висновку тільки 8-розрядне.

Уваги заслуговує також цикл передачі ПДП, який проводить запис в

джерело пам'яті, з плати розширення, яка являє собою 8-розрядне

джерело введення/висновку. Якщо плата розширення встановлена в місце [8/16], то вона

повинна встановити лінії D<15...08> в третій стан. Вони устанавливаютя в

третій стан для попередження зіткнень буфера з пристроєм обміну

байтами на основній платі, коли воно пропускає молодший байт на старший під час

циклу передачі.

Більш повна інформація міститься в розділі 6.4.

УВАГА!

Коли контроллер ПДП є власником шини він ігнорує сигнал SRDY*; таким

чином, плата розширення не може забезпечувати швидкі передачі ПДП з ОЗУ.

Режим звернення до пам'яті або введення/висновку

Плата розширення може розглядатися як джерело пам'яті або введення/висновку,

коли основної ЦП або інша плата розширення є загарбником шини.

УВАГА!

Необхідно розглядати спеціальні випадки, коли плата розширення знаходиться в

місці [8/16] і відповідає під час циклу доступу як 8-розрядне джерело пам'яті

або введення/висновку. Коли джерело плати розширення прочитується, пристрій обміну

байтами на основній платі вмістить байт або на D<15...08> або на D<07...00>

для забезпечення 16-розрядних даних задатчика шини. Плата розширення повинна

забезпечити третій стан на лініях D<15...08>, оскільки ці лінії приводяться в

дію пристроєм обміну байтами на основній платі.

Більш повна інформація приводиться в розділі 6.4.

УВАГА!

Коли деякі плати розширення є задатчиками шини, вони ігнорують

сигнали IOCHRDY або SRDY* і виконують стандартний цикл 8- або 16-розрядної

пам'яті. Будь-яка плата розширення, яка повертає сигнали IOCHRDY або SRDY* на

плату розширення, як це робиться з основним ЦП, повинна визначити, чи може

плата расширения-задатчик шини підтримувати ці лінії.

У табл. 5.1 і 5.3 показані джерела сигналів ліній, які є

такими, що запускають або що приймають, коли плата розширення знаходиться в режимі

звернення до пам'яті або введення/висновку і головного ЦП або інша плата розширення

(відмічена як ADDX) є задатчиком шини відповідно. Вони визначають

також тип драйвера.

Режим скидання

Плата розширення входить в режим скидання всякий раз, коли дозволений RSTDEV,

незалежно від того, в якому іншому режимі вона знаходилася. Всі сигнали з трьома

станами шини плати розширення встановитися в третій стан, і всі сигнали

з відкритим колектором повинні бути відключені протягом 500 нсек тривалості

дозволеного RSTDEV. Плата повинна завершити ініціалізацію протягом 1 мсек

тривалості дозволеного сигналу RSTDEV і бути готовою до нормальної роботи

шини. Нормальна робота шини починається негайно після відключення сигналу

лінії RSTDEV.

5.4 КОНТРОЛЛЕР РЕГЕНЕРАЦІЇ

Контроллер регенерації виконує цикл читання за спеціальною адресою для

регенерації динамічного ОЗУ основної плати або плат розширення. Кожні 15

мксек контроллер регенерації намагається захопити шину для виконання циклу

регенерації. Якщо задатчиком шини в даний момент є основною ЦП, то

володіння шиною передається контроллеру регенерації. Якщо плата розширення в

даний момент є задатчиком шини, то контроллер регенерації буде

виконувати цикл регенерації тільки якщо плата розширення дозволяє лінію MЕMREF*.

Якщо контроллер ПДП є задатчиком шини, то до передачі контроллером ПДП

управління шиною ніякі цикли регенерації не можуть бути виконані.

Коли виконується цикл регенерації, контроллер регенерації приводить в дію

лінії адреси А<07...00> з однією з 256 адрес регенерації. Інші лінії адреси

неопределены і повинні встановлюватися в третій стан джерелами, які

можуть збуджувати їх. Цикл являє собою цикл доступу нормального типу або

типу готовності при дозволених MEMR* і MRDC*.

УВАГА!

Цикл регенерації повинен виконуватися кожні 15 мксек для доступу до всіх адрес

динамічного ОЗУ кожні 4 мсек. Якщо це не відбувається, дані в ОЗУ можуть бути

втрачені.

У табл. 5.4.1 і 5.4.2 показані джерела сигналів ліній, які є

такими, що запускають або що приймають для циклу регенерації, коли контроллер

регенерації або плата розширення є власником шини відповідно. Вони

визначають також тип драйвера.

Примітка до табл. 5.4.1.: основної ЦП = PRI, плата розширення = ADD, контроллер

ПДП = DMA, контроллер регенерації = REF, пам'ять основної плати = MEM, введення/висновок

основної плати =IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -

приймачі/передавач з трьома станами.

"-" вказує на те, що відповідна лінія не дозволена або не

контроллируется джерелом.

"x"-игнорируется. Джерело може дозволити сигнал, але він буде ігноруватися

іншими джерелами. _

(1) DRQ# може бути запущений, але не сприйметься, поки контроллер ПДП є

задатчиком шини.

(2) Прийнятий основним ЦП через контроллер переривань і задіється по розсуду

основного процесора, коли він є задатчиком шини.

(3) Цей сигнал повинен контроллироваться постійно і при дозволі негайно

сприйматися.

(4) Завжди приймається пристроєм обміну байтами даних.

(5) Приводиться в дію джерелами основної плати, якщо адреса знаходиться в

першому Mбайте адресного простору і є сигнал або MRDC* або MWTC*.

(6) Запускаються на разрешеный рівень апаратними коштами основної плати на

весь цикл.

Примітка до табл. 5.4.2.: основної ЦП = PRI, плата розширення = ADD, контроллер

ПДП = DMA, контроллер регенерації = REF, пам'ять основної плати = MEM, введення/висновок

основної плати =IO, TTL = = К1533 або К555, OC - відкритий колектор і TRI -

приймачі/передатчикис трьома станами.

"-" вказує на те, що відповідна лінія не дозволена або не

контроллируется джерелом.

"x"-игнорируется. Джерело може дозволити сигнал, але він буде ігноруватися

іншими джерелами.

(1) DRQ# може бути запущений, але не сприйметься, поки контроллер ПДП є

задатчиком шини.

(2) Прийнятий основним ЦП через контроллер переривань і задіється по розсуду

основного процесора, коли він є задатчиком шини.

(3) Цей сигнал повинен контроллироваться постійно і при дозволі негайно

сприйматися.

(4) Завжди приймається пристроєм обміну байтами даних.

(5) Приводиться в дію джерелами основної плати, якщо адреса знаходиться в

першому Mбайте адресного простору і є сигнал або MRDC* або MWTC*.

(6) Запускаються на разрешеный рівень апаратними коштами основної плати на

весь цикл.

Дозволяється платою розширення, яка є задатчиком шини.

ПАРАМЕТРИ ПРИСТРОЮ, що НЕ Є ЗАДАТЧИКОМ ШИНИ

Шина ISA фірми INTEL має декілька особливих параметрів, які не залежать від

володіння шиною.

6.1 АДРЕСНИЙ ПРОСТІР ПАМ'ЯТІ

Максимальний адресний простір пам'яті, що підтримується шиною ISA, - 16 Мбайт

(24 адресні шини), однак не всі місця для плат розширення, можуть підтримувати

весь адресний простір. Коли задатчик звертається до пам'яті основної плати або

плати розширення, він повинен дозволити MRDC* або MWTC*; технічні засоби

основної плати, в свою чергу, дозволяють лінії MEMR* або MEMW* при доступі до

перших 1 Мбайтам. До місця [8] підключаються тільки лінії MEMR*, MEMW*, D<07...00>

і А<19...00>; таким чином, ресурси місця [8] можуть мати довжину даних тільки 8

біт і постійно знаходитися в перших 1 Мбайтах адресного простору

запам'ятовуючого пристрою (ЗУ). Місця для для плат розширення [8/16] приймають

всі лінії команд, адрес і даних; отже, ці ресурси можуть

відповідати ресурсам даних 8 або 16 бітів в будь-якому місці адресного

простору пам'яті. Доступ буде виконуватися як 16-бітовий цикл, якщо

дозволений MCS16*.

ПРИМІТКА

Здатність пам'яті основної плати або плати розширення працювати як ресурс

16-бітової пам'яті вимагає дозволу MCS16*. Формування MCS16* засноване на

декодуванні LA <23...17>; таким чином, довжина даних кожного блоку з 128

кбайтов в адресних межах 128 кбайт повинна бути завжди 8 або 16 бітів.

Різні частини кожного блоку 128 кбайтов не можуть бути різною довжини даних,

оскільки це зажадало б декодування інших адресних ліній для генерації

MCS16*.

УВАГА!

Динамічне ОЗУ разом з іншими ресурсами шини вимагає циклу регенерації. Якщо

операція регенерації не виконується кожні 15 мксек, то може статися втрата

даних.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.

Ресурс пам'яті на основній платі являє собою простір двох типів:

динамічного ОЗУ (DRAM) і стертого постійного ЗУ (EPROM). DRAM має длинну

16 або 32 інформаційних біт в залежності від розрядності даних головного CPU

(центрального процесора); але завжди по відношенню до плати розширення виступає

як ресурс даних 16 біт. EPROM містить BIOS і завжди 16-бітове.

Інформацію про розподіл пам'яті дивися в " Технічному довіднику INTEL ISA

на базі основної плати". Рекомендується ретельно вивчити принципи операцій ЗУ,

перш ніж приступити до проектування плати розширення. _

6.2 АДРЕСНИЙ ПРОСТІР ПРИСТРОЇВ ВВЕДЕННЯ/ВИСНОВКУ.

Максимальний адресний простір введення/висновку, що підтримується шиною ISA,

становить 64 кбайта (16 адресних ліній). Всі місця підтримують 16 адресних

ліній. Перші 256 байтів резервуються для ресурсів основної плати: регістрів

контроллера переривань і контроллерів прямого доступу до пам'яті,

таймера/лічильника, часів реального часу і інших елементів для сумісності з

AT. Інший адресний простір введення/висновку вибирає ресурси на шині ISA.

См. інформацію про розподіл адресного простору пристрою введення/висновку в

"Технічному довіднику INTEL ISA на основній платі".

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ.

Навіть незважаючи на те, що існує 16 адресних ліній, традиційно платами

розширення декодувалися тільки перші 10 адресних шин для доступу до зовнішньому

устроруйству. Це приводить до того. що 1-килобайтовый блок по відношенню до

1-килобайтовой адресної межі стає повтором першого 1-килобайтового

блоку. Отже, перші 256 байтів, які займають сумісні з XT/AT

ресурси основної плати, повторюються на початку кожної 1-килобайтовой адресної

межі. Ресурси плати розширення не повинні користуватися цією частиною

1-килобайтовых блоків.

Якщо всі плати розширення, підключені до основної плати, і сама основна плата

декодує всі 16 адресні лінії, то перший 1-килобайтовый блок не буде

повторюватися по всьому адресному простору. Сумісні з XT/AT ресурси в цьому

випадку храняться тільки в перших 256 байтах першого 1 кілобайта.

6.3 СТРУКТУРА ПЕРЕРИВАННЯ.

Лінії переривання місць безпосередньо пов'язані з кнтроллером переривання INTEL

8259A. Контроллер переривання буде реагувати на переривання при переході з

низького рівня на високий. На шині ISA відсутні лінії підтвердження

переривання. Ресурс повинен використати доступ власника шини до пам'яті або

зовнішніх пристроїв для підтвердження переривання.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Лінії управління перериваннями підключаються до всіх місць і запускаються

тригером. Плати розширення повинні дозволити вибірку лінії переривання під час

установки, щоб уникнути конфлікту з вже встановленими платами або ресурсами

основної плати.

6.4 ОБМІН (СВОПІНГ) ДАНИМИ

Головний центральний процесор і плата розширення може виконувати цикли звертання

8 або 16 бітів. Всі звертання починаються як 16-бітові цикли і можуть

виконуватися як 8- або 16-бітові. Цикл буде виконуватися як 8-бітовий, якщо

MCS16* або IOCS16* не дозволяються вибраним ресурсом.

Технічні засоби пристрою обміну байтів постійно знаходяться на основній

платі. Вони використовуються для регулювання при неспівпаданні розміру даних між

ресурсами. Неспівпадання може виникнути під час циклу звертання, як показано

на мал. 6.4.1 і в таблиці 6.4.1. Крім того, воно може виникнути під час циклів

передачі ПДП (див. мал. 6.4.2 і таблицю 6.4.2).

Таблиця 6.4.1 приводить байти, якими обмінювалися під час циклу звертання.

Технічні засоби для обміну байтів дозволяють власнику шини довжиною 16 бтов

вибирати ресурси довжини 8 бітів. Операція обміну між старшими і молодшими

байтами приведена в таблиці 6.4.1. Н>L означає лінії старших байтів, що йдуть

на лінії молодших байтів від технічних засобів; Нозначає, що старший байт посилається між власником шини і вибраним ресурсом

без обміну.

Примітка до табл. 6.4.1.: Задатчик шини має розмір даних 16 біт, але може

здійснювати 8-розрядний доступ.

7.0 ОПИС СИГНАЛІВ

Цей розділ перелічує і описує сім груп сигналів, які має шина ISA

INTEL. Детально описується функція кожного сигналу.

Кожна сигнальна група має знак [8] або [8/16], який означає, що цей

особливий сигнал є тільки в місці 8 бітів або 8/16 бітів відповідно.

7.1 СИГНАЛЬНІ ГРУПИ

Шина ISA INTEL має сім груп сигналів: адреса, дані, управління циклом,

центральне управління, переривання, прямий доступ до пам'яті (DMA) і живлення.

Позначення напряму входу і виходу для кожного сигналу визначається

відносно задатчика шини.

7.1.1 ГРУПА СИГНАЛІВ АДРЕСИ

Група сигналів адреси складається з сигналів, керованих задатчиком шини, для

визначення адреси даних.

А <19...0> [8] [8/16]

Сигнали адреси защеплюються виходами, керованими задатчиком шини. При доступі

до адресного простору пам'яті вони представляють самі молодші 20 адресних біта

і визначають адресний простір 1 Мбайт. Коли вибирається адресний

простір зовнішнього пристрою, А <15...0> містить достовірну адресу і А

<19...16> не визначаються.

Під час циклів регенерації А <07...00> містить достовірну адресу, А <19...08>

не визначаються і повинні встановлюватися в третій стан всіма ресурсами,

які можуть ними управляти.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ

Плата розширення повинна бути задатчиком шини для дозволу лінії MEMREF*. Коли

вона дозволена, лінії адрес справляються від контроллера регенерації; вони повинні

бути на платі розширення в третьому стані.

LA <23...17> [8/16]

незащепнені адресні сигнали збуджуються задатчиком шини. Коли головний

центральний процесор стає задатчиком шини, лінії LA - достовірні при

наявності BUSALE, але недостовірні для всього циклу. Коли контроллер прямого

доступу до пам'яті (DMA) є задатчиком шини, лінії LA повинні бути

достовірними до MRDC* або MWTC* і залишаються достовірними весь цикл. При доступі до

адресного простору пам'яті вони представляють сім самих старших адресних

бітів. При доступі до адресного простору зовнішніх пристроїв (IO) або під час

циклів регенерації ці лінії переходять в логічний 0.

Під час циклів регенерації лінії незащепнених адрес не визначаються і повинні

встановлюватися в третій стан всіма ресурсами, які можуть ними управляти.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ

Коли плата розширення є задатчиком шини, ці лінії повинні бути

достовірними перед MRDC* або MWTC* і залишатися достовірними весь цикл.

Плата розширення повинна бути задатчиком шини для дозволу лінії MEMREF*. Коли

плата розширення дозволяє лінію MEMREF*, адлесные лінії збуджуються

контроллером регенерації; вони повинні встановлюватися платою розширення в третій

стан.

SBHE* [8/16]

" Дозвіл старшого байта системної шини" дозволяється головним CPU для того,

щоб показати, що дані передаються на лініях D <15...8> SBHE* і АТ

використовуються для визначення байтів, які повинні передаватися по шині, як

показано на мал. 6.4 і в таблиці 6.4.

SBHE* не запускається, коли контроллер регенерації є задатчиком шини, оскільки

не відбувається обміну даними; реальні дані не прочитуються.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТИ РОЗШИРЕННЯ

Коли плата розширення є задатчиком шини, SBHE* застосовується таким же

чином, що і при использовани головним центральним процесором. Сигнал SBHE*

встановлюється в третій стан, коли дозволяється лінія MEMREF* платою

розширення, що є задатчиком шини.

BUSALE [8] [8/16]

"Дозвіл запам'ятовування адреси шини" є строб адреси, що збуджується

головним центральним процесором, щоб показати, коли LA <23...17> достовірні і

можуть защеплюватися. Він також показує, коли SBНE* і А <19...0> - достовірні.

Коли контроллер DMA - задатчик шини, BUSALE встановлюється в логічну 1

основною платою, оскільки LA <23...17> і А <19...0> достовірні до того, як будуть

дозволені командні лінії. Коли задатчик шини - контроллер регенерації,

основна плата встановлює лінію BUSALE в логічну 1, оскільки SA <19...0> -

достовірні до того, як будуть дозволені лінії MRDC* і MEMR*.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення є задатчиком шини, BUSALE встановлюється в

логічну 1 основною платою на весь час, що вона буде задатчиком шини. Таким

чином, LA <23...17> і А <19...0> повинні бути достовірними до того, як плата

розширення дозволить командні лінії.

Коли задатчик шини - головний центральний процесор і він звертається до плати

розширення, LA <23...19> достовірні тільки короткий час; BUSALE застосовується

платою розширення для защеплювання адреси. Коли який-небудь ресурс, виключаючи

головний центральний процесор, є задатчиком шини, лінія BUSALE залишається

дозволеною. Конструкція схеми вхідної адреси, що Пропонується для плати розширення

для пристосування до обох ситуацій, показана на мал. 7.1.1.

AEN [8] [8/16]

"Дозвіл адреси" дозволяється, коли контроллер DMA є задатчиком шини,

показуючи, що йде передача DMA. Дозвіл лінії AEN вказує ресурсам

зовнішніх пристроїв не обертати уваги на адресні лінії, які містять адресу

пам'яті під час передач DMA.

Ця лінія забороняється контроллером DMA, коли головний CPU або контроллер

регенерації є задатчиками шини.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Якщо плата розширення дозволяє лінію SECMAST*, то AEN забороняється контроллером

DMA, щоб дозволити доступ до адресного простору пристроїв введення/висновку.

D <07...00> [8] [8/16]

D <15...08> [8/16]

D15 - самий старший біт, а D0 - самий молодший біт. Всі 8-бітові ресурси можуть

підключатися тільки до ліній самих молодших 8-бітових даних, D <07...00>. Для

забезпечення зв'язку між задатчиками 16-бітової шини і 8-бітовими ресурсами обмін

даних забезпечується схемою пристрою для обміну байтами на основній платі.

Ріс.6.4 і таблиця 6.4 показує функцію обміну байтами.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли лінія MEMREF* дозволяється платою розширення, лінії даних повинні

встановлюватися в третій стан платою розширення, тому що під час циклу

регенерації реальні дані не передаються.

7.1.2 ГРУПА СИГНАЛІВ УПРАВЛІННЯ ЦИКЛОМ

Ця група сигналів управляє тривалістю і типом циклів. Вона складається з шести

сигналів команд, двох сигналів готовності і трьох сигналів, що визначають

тривалість і тип циклу.

Сигнали команди визначають адресний простір (амять або зовнішній

пристрій) і напрям передачі даних (читання або запис). Сигнали

готовності видозмінюють ширину імпульсів, то подовжуючи, то укорочуючи

синхронізацію циклу за умовчанням.

MRDC* [8/16]

MEMR* [8] [8/16]

Команда читання пам'яті (MRDC*) дозволяється задатчиком шини для запиту ресурсу

пам'яті, що запускає інформаційну шину із змістом елемента пам'яті,

визначуваного LA <23...17>, А<19...00>. Команда читання пам'яті системи (MEMR*)

ідентична по функції MRDC* крім того, що вона встановлюється тільки тоді,

коли адреса пам'яті знаходиться в перших 1 Мбайтах. Сигнал MEMR* виробляється

основною платою і відбувається від сигналу MRDC*; таким чином, він являє

собою задерженный сигнал MRDC* на 10 або менше нсек.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення - задатчик шини, вона може тільки починати цикл шини,

дозволяючи MRDC*; MEMR* дозволяється основною платою, якщо відбувається доступ до

перших 1 Мбайтам адресного простору пам'яті.

Коли плата розширення дозволяє лінію MEMREF*, вона повинна встановлювати три

стани на лінії MRDC*, оскільки цю лінію повинен буде дозволити контроллер

регенерації.

MWTC* [8/16]

MTMW* [8] [8/16]

Команда запису в пам'ять (MWTC*) дозволяється, коли задатчик шини збуджує шину

передачі даних з осередком адреси пам'яті для даних, визначуваної LA <23...17> і

А <19...0>. "Запис в пам'ять системи" (MEMW*) ідентичний по функції MWTC*, крім

того, що вона встановлюється тільки, коли адреса пам'яті знаходиться в перших 1

Мбайтах. Сигнал MEMW* вырыбатывается основною платою і йде від сигналу MWTC*;

отже, при цьому сигнал MWTC* затримується на 10 або менше за нсек.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення є задатчиком шини, вона може тільки починати цикл

шини, дозволяючи MWTC*; MEMW* дозволяється основною платою, якщо проводиться

доступ до перших 1 Мбайтам адресного простору пам'яті.

Коли плата розширення дозволяє лінію MEMREF*, вона повинна встановити три

стани на лінії MWTC*.

IORC* [8] [8/16]

Команда лічення із зовнішнього пристрою (IORC) дозволяється задатчиком шини для

запиту вибираного ресурсу зовнішнього пристрою, що запускає шину передачі

даних із змістом, визначуваним адресою А<15...00>.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення дозволяє лінію MEMREF*, вона повинна встановити лінію

IORC* в третій стан.

IOWC* [8] [8/16]

Команда запису у зовнішній пристрій (IOWC*) дозволяється, коли задатчик шини

запускає шину передачі даних для зовнішнього пристрою з адресою, визначуваною А

<15...0>.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Когла плата розширення дозволяє лінію MEMREF*, вона повинна встановити лінію

IOWC* в третій стан.

MCS16* [8/16]

"Вибірка 16 біт з пам'яті" дозволяється вибираним ресурсом пам'яті, щоб

показати задатчику шини, що можна виконувати цикл звертання 16 бітів. Якщо ця

лінія не дозволена, то може виконуватися цикл звертання 8 бітів. Вибраний

ресурс генерує MCS16* на основі декодування LA <23...17>.

ПРИМІТКА

Контроллер DMA і контроллер регенерації будуть ігнорувати MCS16* під час

передачі DMA і циклів регенерації, відповідно.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення знаходиться в режимі звернення до пам'яті, вона повинна

дозволити лінію MCS16* при ємності пам'яті на платі 16 бітів.

Коли плата розширення знаходиться в режимі задатчика шини, А <15...0> може

містити величину, яка може випадково співпасти з величиною, при

декодуванні якої дозволяється IOCS16*; вона повинна ігнорувати цей сигнал

під час операцій ЗУ.

IOCS16* [8/16]

"Цикл вибірки 16 бітів із зовнішнього пристрою" дозволяється вибираним ресурсом

зовнішнього пристрою 16 бітів для вказівки задатчику шини, що може виконуватися

цикл звертання 16 бітів. Якщо ця лінія не дозволена, то може виконуватися

тільки цикл звертання 8 бітів. Вибраний ресурс генерує IOCS16* на основі

декодування А <15...0>.

ПРИМІТКА

Контроллери DMA і регенерації будуть ігнорувати IOCS16* під час передачі DMA і

циклів регенерації, відповідно.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення знаходиться в режимі звернення до пам'яті або зовнішнього

пристрою, вона повинна дозволити цю лінію, якщо пам'ять на платі має ємність

даних 16 бітів. Коли плата розширення знаходиться в режимі задатчика шини, LA

<23...17> може мати величину, яку можна випадково декодувати у величину,

яка дозволяє MCS16*; вона повинна ігнорувати цей сигнал під час операцій

зовнішнього пристрою.

IOCHRDY [8] [8/16]

"Готовність каналу введення/висновку" - асинхронний сигнал, що виробляється вибираним

ресурсом. Він забороняється, щоб примусити задатчика шини подовжити цикл шини,

вводячи ціле число станів очікування. Коли задатчик шини - головний CPU або

плата розширення, кожний стан очікування являє собою половину періоду

шини ISA INTEL SYSCLK, або 62,5 нс для швидкості синхронізації 8 МГц. Коли

задатчиком шини є контроллер DMA, кожний стан очікування являє

собою один період шини ISA INTEL SYSCLK, або 125 нс для швидкості синхронізації 8

МГц.

ПРИМІТКА

Під час передач ПДП пристрій введення/висновку не управляє цією лінією, тому

що дозвіл DRQ* пристроєм введення висновку дається тільки коли можуть

прийматися або видаватися дійсні дані. Тільки ресурс пам'яті,

що використовується при передачі ПДП, може дозволяти цей сигнал.

УВАГА!

IOCHRDY не повинне заборонятися більш ніж на 15 мксек, інакше будуд пропущені цикли

регенерації, і може статися помилка в даних динамічного ОЗУ.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення є власником шини, вона повинна прийняти з вибраного

ресурсу IOCHRDY. Коли вона знаходиться в інших режимах, вона повинна запустити цей

сигнал, коли готова завершити цикл.

УВАГА!

Деякі плати розширення, коли є власниками шини, ігнорують сигнал

IOCHRDY і виконують цикл звернення до пам'яті 8 або 16 біт нормального типу. Будь-яка

плата розширення, яка повертає сигнал IOCHRDY, повинна визначити, чи є

поточний власник шини платою розширення, яка підтримує цю функциюи,

таким чином, дозволяє удлиннение циклу.

SRDY* [8] [8/16]

Стан очікування 0 - єдина лінія синхронних сигналів на шині INTEL ISA.

Вона дозволяється вибраним ресурсом для запитуючого головного ЦП або плати

розширення, які завершать поточний цикл без станів подальшого очікування.

ПРИМІТКА

Навіть якщо ця лінія підведена до місць [8], вона не використовується. Вона може бути

використана тільки при зверненні до ресурсів пам'яті ємністю 16 біт,

встановленим в місці [8/16], коли головний ЦП або плата розширення є

власниками шини. Цей сигнал ігнорується під час доступу до пристрою

введення/висновку або коли контроллер ПДП або регенерації управляє шиною.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плвта розширення є власником шини, вона повинна прийняти SRDY* з

вибраного ресурсу для того, щоб виконати цикл поводження з 0 станом

очікування. Коли вона знаходиться в режимі звернення до пам'яті, вона повинна запускати

цей сигнал, коли вона може забезпечити цикл поводження з 0 станом очікування.

УВАГА!

Коли деякі плати розширення є власниками шини, вони ігнорують

сигнал SRDY* і працюють, як в цикле звернення до пам'яті 8 або 16 біт нормального

типу або типу готовності.

MEMREF* [8] [8/16]

MEMREF* дозволяється для вказівки циклу регенерації динамічного ОЗУ. Цей

сигнал дозволяється контроллером регенерації, коли він буде власником шини.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення є власником шини, вона може дозволити цю лінію

для запиту циклу регенерації. Цикл регенерації буде виконуватися контроллером

регенерації під час запиту навіть якщо контроллер не є власником шини.

7.1.3. ГРУПА ЦЕНТРАЛЬНИХ КЕРУЮЧИХ СИГНАЛІВ

Група центральних керуючих сигналів складається з спеціальних тимчасових,

керуючих сигналів і сигналу помилки. Функція цих сигналів описана нижче.

SECMAST* [8/16]

Ця лінія сигналу може запускатися тільки платою розширення, якою було

гарантоване володіння шиною.

УВАГА!

Якщо SECMAST* дозволяється більш ніж на 15 мксек, плата розширення повинна

ініціювати цикли регенерації, дозволяючи лінію MEMREF*.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

SECMAST* дозволяється платою розширення для того, щоб стати власником шини

після прийому відповідного DACK* з контроллера ПДП. Після дозволу

SECMAST* плата розширення повинна чекати принаймні один період SYSCLK до

запуску сигналів групи адреси і даних, і принаймні два періоди до

запуску групи сигналів управління циклом.

IOCHCK* [8] [8/16]

"Перевірка каналу введення/висновку" може дозволятися будь-яким ресурсом для сигналізації

про помилку, яку неможливо скорректировать, такої як помилка паритету пам'яті.

Вона повинна дозволятися щонайменше на 15 нсек. Якщо шиною володіє контроллер

ПДП або регенерації, то при виникненні цього сигналу, він буде запам'ятовуваний

технічними засобами основної плати, але буде бездіяти доти, поки

основної ЦП не стане власником шини.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Якщо плата розширення є власником шини, коли дозволяється цей сигнал,

сигнал помилки запам'ятовують технічні засоби основної плати, але він буде

бездіяти доти, поки основної ЦП не стане власником шини.

SYSCLK [8] [8/16]

"Системна синхронізація" має частоту 8 МГц і тривалість робочого циклу 50 %

і формується основною платою. Тривалість циклу шини прямо пропорційна

періоду синхронізації але не синхронна з SYSCLK крім циклу з 0 станом

очікування.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення є власником шини, вона може використати цю

синхроимпульс для визначення тривалості циклу. Але в цьому циклі цим

синхроимпульсом синхронізований тільки SRDY*, для синхронізації плати можна

використати будь-яку синхроимпульс.

84OSC [8] [8/16]

84OSC - синхросигнал, що формується основною платою з частотою 14,3818 МГц +- 5

млн.** -1 (+- 71,909 Гц) і тривалістю робочого циклу 45-55 %. 84OSC не

синхронізується з SYSCLK або з іншим сигналом на шині INTEL ISA, тому його

не можна використати там, де потрібно синхронізація на шині. Наявність цієї

особливої частоти свідчить про використання кварцу з кольорової ТВ

промисловості. Синхросигнал ділиться на 12 в IBM PC і використовується для таймера

8254. _

7.1.4. ГРУПА СИГНАЛІВ ПЕРЕРИВАННЯ

Ця група складається з ряду сигналів, які можуть використовуватися ресурсом для

отримання обслуговування по перериванню від центрального ЦП.

ПРИМІТКА

Сигнали переривання підключаються до контроллера переривання (INTEL 8259А). Він

доступний всім власникам шини через адресу введення/висновку, але для сумісності

програмних засобів тільки головний ЦП повинен обслуговувати контроллер переривання.

IRQ <15,14,12,11,10> [8/16]

IRQ <09,07..03> [8]

Переривання може запитуватися ресурсом основної плати або плати розширення

шляхом дозволу лінії IRQ. Лінія повинна залишатися дозволеною доти, поки

переривання не підтвердиться зверненням головного ЦП до перериваючого ресурсу на

платі розширення.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Лінії переривання являють собою лінії, що запам'ятовуються в приймачі по фронту, і

керовані драйверами ТТЛ. Отже плата розширення повинна дозволяти

користувачу вибрати під час установки лінію IRQ шини ISA, яку треба

збудити платою розширення.

7.1.5. ГРУПА СИГНАЛІВ ПРЯМОГО ДОСТУПУ ДО

ПАМ'ЯТІ

Ці сигнали забезпечують цикли обміну по прямому доступу і операції по передачі

володіння шиною ресурсам основної плати або платі розширення.

ПРИМІТКА

Канали ПДП <3..0> можуть забезпечити тільки цикли передач даних длмнной 8 біт.

Канали ПДП <7..5> можуть забезпечити тільки цикли передач довгої 16 біт.

DRQ <7..5,0> [8] [8/16]

DRQ <3,2,1> [8]

Лінії запиту ПДП дозволяються ресурсом основної плати або платою розширення для

запиту операції ПДП або запиту на управління шиною. Лінія DRQ дозволяється доти,

поки контроллер ПДП не дозволить відповідну лінію DACK*.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Лінії DRQ збуджуються ТТЛ-драйверами. Таким чином плата розширення повинна

дозволяти користувачу під час установки вибирати лінію DRQ шини ISA, яку

буде використовувати плата розширення, і встановлювати інші лінії в третій

стан.

DACK <7..5,0>* [8] [8/16]

DACK <3,2,1> [8]

Лінії підтвердження ПДП дозволяються контроллером ПДП для підтвердження запитів

ПДП DRQ <7..5,3..0>. Дозвіл DACK* вказує, що буде починатися цикл ПДП

або плата розширення може стати власником шини.

ТС [8] [8/16]

"Кінець рахунку" дозволяється контроллером ПДП, коли в каком-нибуть каналі ПДП

вичерпається лічильник байт, вказуючи на кінець передачі ПДП.

7.1.6. ЕЛЕКТРОЖИВЛЕННЯ

Шина INTEL ISA працює з електроживленням постійного струму напруженням + 5 в, -

5 в, +12 в, - 12 в і 0 в ( "земля"). Всі лінії електроживлення знаходяться на

разьеме 8 біт крім однієї лінії + 5 в і однієї лінії "землі". Ці лінії

підключені до разьему 16 бітового розширення.

Максимальний струм для кожного напруження, який може подаватися на місце для

плати розширення, приведений в табл. 7.1.6.

УВАГА!

Величина струму, допустима для кожного місця, як вказано в табл. 7.1.6., не

гарантується при живленні від системи. Жоден сумісний з АТ блок живлення

системи не забезпечує достатнім струмом всі місця розширення. Для визначення

необхідного струму для місць розширення необхідно користуватися технічним

довідником системи.

8.0. ЦИКЛИ ШИНИ

Цикли шини ISA асинхронні там, де операції шиныы не залежать від SYSCLK.

Декілька сигналів дозволяються і забороняються в будь-який час; інші є

відповідями в заданих тимчасових межах на інші або сигнали, що забороняються,

що дозволяються. Єдиним виключенням є сигнал SRDY*, який синхронізований

SYSCLK.

Є чотири різних цикли шини: доступ, передача, регенерація і захват шини.

Цикл доступу починається, коли головний ЦП або плата розширення прочитує або

записує дані з іншого ресурсу. Цикл передачі починається, коли контроллер

ПДП є власником шини, і дані йдуть між ресурсом пам'яті і пристроєм

введення/висновку. Цикл регенерації виконується тільки контроллером регенерації для

регенерації динамічного ОЗУ. Цикл захвата шини виконується платами розширення

для оволодіння шиною.

Точна структура поточного циклу залежить від власника шини і ресурсів, зайнятої в

цьому циклі; основною відмінністю між різними типами циклів є

тривалість. Існує три типи циклів доступу: мінімальний цикл, званий

станом очікування 0, трохи більш тривалий цикл, званий нормальним, і

цикл готовності. Існує два типи циклів регенерації і передач: тип за

умовчанням, званий нормальним, і більш тривалий, званий готовністю.

Нижче перераховані основні особливості різних циклів; за більш докладною

інформацією про тимчасові співвідношення звертайтеся в розділ 9.

8.1. ЦИКЛИ ДОСТУПУ...ВВЕДЕННЯ

Головний ЦП починає цикл доступу генерацією імпульсу BUSALE для вказівки

достовірної адреси на лініях А <19..00> і для ресурсів шини, що запам'ятовують

адресні шина LA <23..17>. Вибраний ресурс відповідає дозволом MCS16* або

IOCS16* для встановлення циклу 16 біт; якщо ці сигнали не дозволяються, цикл

ваполняется, як цикл 8 біт за умовчанням. Головний ЦП збуджує також командні

лінії MRDC*, MWTC*, IORCD* і IOWCD* для встановлення адресного простору і

напряму даних. Якщо доступ виготовляється _ в першому 1 Мбайте адресного

простору пам'яті, технічні засоби основної плати дозволяють також MEMR* і

MEMW*. Вибраний ресурс відповідає SRDY* або IOCHRDY протягом певного

часу, щоб указати головному ЦП тип циклу доступу.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Плата розширення починає цикл доступу як власник шини запуском

адресних ліній. BUSALE не генерується платою розширення; він дозволяється як

постійна лог.1 ресурсами основної плати, коли головний ЦП не є

власником шини. Таким чином і А <19..00>, і LA <23..17> повинні бути

достовірними до дозволу командних ліній і залишатися достовірними весь цикл.

Плата розширення повинна бути здатною завершувати цикл як 8 або 16 біт згідно

з вказівкою MCS16* або IOCS16*.

8.1.1. ЦИКЛ ДОСТУПУ...СТАН ОЧІКУВАННЯ 0 _

Тип стан очікування 0 циклу доступу самий швидкий по виконанню. Він може

виконуватися тільки тоді, коли головний ЦП або плата розширення вибирає ресурси

пам'яті 16 біт. Власник шини запускає адресні лінії LA <23..17> для вибору

певного блоку 128 Кбайт. Якщо MCS16* не дозволяється вибраним ресурсом, то

цикл повинен виконуватися, як 8 біт. Єдиними типами циклів допустимими для

8 біт, є нормальний і тип готовності; отже стан очікування 0

не можна виконати. Якщо MCS16* дозволений вибраним ресурсом, то вибраний ресурс

повинен дозволити сигнал SRDY* за певний час після дозволу власником

шини ліній MRDC* або MWTC* для виконання циклу типу стан очікування 0. Якщо

SRDY* не дозволений, то цикл завершується, як цикл нормального типу або

готовності.

Дозвіл сигналу лінії SRDY* не вимагає дозволу IOCHRDY*, фактично він

ігнорується власником шини.

ПРИМІТКА

Тільки сигнал SRDY* синхронізується системною частотою.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Плата розширення виконує цикл доступу типу стан очікування 0 як

власник шини таким же чином, що і головний ЦП. Зверніть увагу на

застереження в розділі 7.1.2. відносно опису лінії сигналу SRDY*.

8.1.2. ЦИКЛ ДОСТУПУ...НОРМАЛЬНИЙ ТИП

Цикл доступу нормального типу може виконуватися, коли головний ЦП - власник

шини, проводить доступ до ресурсів пам'яті з розміром даних 8 або 16 біт або до

ресурсів введення/висновку. Головний ЦП дозволяє MRDC*, MWTC*, IORC* або IOWC*. У

відповідь вибраний ресурс дозволяє лінію IOCHRDY за певний час, в

іншому випадку цикл ставати циклом доступу типу готовності. Дозвіл

IOCHRDY вимушує власника шини завершити цикл за встановлений період часу.

Встановлений період часу - це час, кратний періодам SYSCLK, навіть якщо воно

не синхронізоване SYSCLK.

Період часу, на який дозволяються MRDC*, MWTC*, IORC* і IOWC*, регулює

тривалість циклу нормального типу. Тривалість цих ліній команд залежить від

розміру даних і адресного простору доступу.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Коли плата розширення - власник шини, вона повинна виконувати цикл доступу

нормального типу таким же способом, що і головний ЦП.

8.1.3. ЦИКЛ ДОСТУПУ...ТИП ГОТОВНОСТІ

Цикл доступу типу готовності виконується головним ЦП. Власник шини виконує

цикл доступу типу готовності, якщо сигнал IOCHRDY не дозволяється за необхідний

час після дозволу командної лінії. Власник шини продовжує дозволяти

командну лінію доти, поки не буде дозволена лінія сигналу IOCHRDY

вибираним ресурсом; по дозволі IOCHRDY власник шини забороняє лінію команди

для завершення циклу.

Величина, на яку збільшується тривалість сигналу команди, кратна періоду

синхронізації шини, навіть якщо жодна з функцій не синхронізована з нею.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Плата розширення як власник шини виконує цикл доступу типу

готовності таким же чином, що і головний ЦП. Зверніть увагу на

застереження в розділі 7.1.2. відносно опису лінії сигналу IOCHRDY

8.2. ЦИКЛ РЕГЕНЕРАЦІЇ...ВВЕДЕННЯ

Контроллер регенерації стає власником шини двома методами. Не менш, ніж

один раз за 15 мксек. необхідно провести цикл регенерації, і контроллер

регенерації повинен ставати власником шини. Якщо головний ЦП - поточний

власник шини, володіння шини негайно передається контроллеру регенерації. Якщо

контроллер ПДП - власник шини, тоді шина не передається доти, поки не

завершиться цикл ПДП.

ОСНОВИ ПРОЕКТУВАННЯ ПЛАТ РОЗШИРЕННЯ

Якщо плата розширення - власник шини, вона повинна дозволяти лінію сигналу

MEMREF* для запиту контроллеру регенерації на проведення циклу регенерації.

Лінії приведених сигналів мають наступну інтерпретацію протягом циклу

регенерації:

MEMREF* Дозвіл лінії регенерації починає цикл

регенерації.

ADDRESS Контроллер регенерації управляє SA <7..0>

для формування адреси регенерації; інші

адресні лінії неопределены.

MRDC* MRDC* дозволяється контроллером регенерації.

MEMR* будуть дозволяти технічні засоби

основної плати.

D <15..00> Лінії даних ігноруються контроллером реге нерації. Вони не повинні

керуватися будь-якими

ресурсами.

SRDY* Ці лінії ігноруються контроллером регене MCS16* рації.

IOCS16*

8.2.1. ЦИКЛ РЕГЕНЕРАЦІЇ...НОРМАЛЬНИЙ ТИП

Цикл регенерації нормального типу починається контроллером регенерації

дозволом MRDC* і вимагає у відповідь дозволу вибраним ресурсом лінії IOCHRDY

за певний час; в іншому випадку цикл стає циклом типу

готовності.

Період часу, на який дозволяється MRDC*, визначає тривалість циклу

нормального типу.

8.2.2. ЦИКЛ РЕГЕНЕРАЦІЇ...ТИП ГОТОВНОСТІ

Цикл доступу типу готовності виконується контроллером регенерації. Контроллер

регенерації виконує цикл доступу типу готовності, якщо сигнал IOCHRDY не

дозволяється за необхідний час після дозволу лінії MRDC*. Контроллер

регенерації продовжує дозволяти командну лінію доти, поки не буде

дозволена лінія сигналу IOCHRDY всіма ресурсами пам'яті; по дозволі IOCHRDY

контроллер регенерації забороняє лінію команди для завершення циклу.

Величина, на яку збільшується тривалість циклу, кратна періоду

синхронізації шини, навіть якщо жодна з функцийне синхронізована з нею.

8.3. ЦИКЛ ПЕРЕДАЧІ ПДП...ВВЕДЕННЯ

Цикл передачі ПДП виконується на відміну від циклу доступу іншими власниками

шини. Цикл передачі ПДП проходить у відповідь на дозвіл лінії DREQ*. Розмір

даних повинен відповідати каналам ПДП; канали 0-3 визначають передачі по 8

біт, а канали 5-7 визначають передачі по 16 біт. MCS16* і IOCS16* ігноруються

контроллером ПДП, але MCS16* використовується пристроєм обміну байтів. SRDY* також

ігнорується, оскільки цикл доступу типу стан очікування 0 не підтримує

цикли передачі ПДП.

Цикли передач ПДП проводяться тільки між пам'яттю і ресурсом введення/висновку.

Адресні лінії керуються контроллером ПДП і містять адресу ресурсу пам'яті,

адреса, що є не відноситься до ресурсу введення/висновку. Поточна передача є

по характеру обміном; джерело даних вміщує дані на шину, в цей же час

споживач даних приймає дані. Лінії команд читання і запису дозволяються,

як пара, вмісна відповідне управління даними для джерела і

споживача. Лінія команди читання дозволяється раніше команди запису для

виключення зустрічного включення буферів даних двох ресурсів.

Ресурс запитує передачу ПДП дозволом лінії DRQ* у відповідному каналі.

Якщо головний процесор - власник шини, тоді контроллер ПДП буде здійснювати

захват шини. Контроллер ПДП повідомляє ресурс введення/висновку, що він бере участь в

передачі ПДП дозволом відповідної лінії DACK*. У цьому випадку адресні

лінії призначені для ресурсу пам'яті; ресурс введення/висновку повинен забезпечити

даними або приймати дані цілком засновуючись на IOWC*, IORC* і DACK*.

Авіація і космонавтика
Автоматизація та управління
Архітектура
Астрологія
Астрономія
Банківська справа
Безпека життєдіяльності
Біографії
Біологія
Біологія і хімія
Біржова справа
Ботаніка та сільське господарство
Валютні відносини
Ветеринарія
Військова кафедра
Географія
Геодезія
Геологія
Діловодство
Гроші та кредит
Природознавство
Журналістика
Зарубіжна література
Зоологія
Видавнича справа та поліграфія
Інвестиції
Інформатика
Історія
Історія техніки
Комунікації і зв'язок
Косметологія
Короткий зміст творів
Криміналістика
Кримінологія
Криптологія
Кулінарія
Культура і мистецтво
Культурологія
Логіка
Логістика
Маркетинг
Математика
Медицина, здоров'я
Медичні науки
Менеджмент
Металургія
Музика
Наука і техніка
Нарисна геометрія
Фільми онлайн
Педагогіка
Підприємництво
Промисловість, виробництво
Психологія
Психологія, педагогіка
Радіоелектроніка
Реклама
Релігія і міфологія
Риторика
Різне
Сексологія
Соціологія
Статистика
Страхування
Будівельні науки
Будівництво
Схемотехніка
Теорія організації
Теплотехніка
Технологія
Товарознавство
Транспорт
Туризм
Управління
Керуючі науки
Фізика
Фізкультура і спорт
Філософія
Фінансові науки
Фінанси
Фотографія
Хімія
Цифрові пристрої
Екологія
Економіка
Економіко-математичне моделювання
Економічна географія
Економічна теорія
Етика

8ref.com

© 8ref.com - українські реферати


енциклопедія  бефстроганов  рагу  оселедець  солянка