трусики женские украина

На головну

 Конспект лекцій з мікропроцесорної техніки - Цифрові пристрої

КОНСПЕКТ ЛЕКЦІЙ

з дисципліни «Мікропроцесорна техніка»

Мікропроцесорні та програмні засоби автоматизації.

Мікропроцесорний комплект

Серії К1810

Склад: К1810ВМ86 - центральний процесор (16 біт)

ВМ88 - центральний процесор з восьмібітной шиною даних;

ВМ87 - арифметичний співпроцесор;

ВМ59 - процесор введення / виводу;

ГР84 - генератор тактових імпульсів;

ВГ88 - контролер системної шини;

ВБ89 - арбітр системної шини

ВТ02 - контролер для підключення динамічної пам'яті об'ємом

16 Кбайт

ВТ03 - контролер для підключення динамічної пам'яті об'ємом

64 Кбайт

ВН54 - інтервальний таймер

ВТ37 - контролер прямого доступу до пам'яті

ВН59 - програмований контролер переривань

ІР86 / 87 - шинні формувачі (з інверсією / без інверсії)

ІР82 / 83 - регістри-засувки (з інверсією / без інверсії)

Мікросхема К1810ВМ86 (Intel 8086).

Шестнадцатіразрядний однокристальний МП виконує близько 2 млн. Операцій в секунду. Синхронізується тактовою частотою 25 МГЦ.

Має 20-ти розрядну шину адреси, що дозволяє забезпечити пряму адресацію 1 Мбайт зовнішньої пам'яті. Область адресного простору пам'яті розбита на сегменти по 64 Кб. Така організація пам'яті забезпечує зручний механізм обчислення фізичних адрес. ША і ШД мультиплексованих. При організації обчислювальних систем їх потрібно розділити (регістри-засувки). МП може звертатися як до пам'яті, так і до зовнішніх пристроїв.

При зверненні до зовнішніх пристроїв використовуються 16 молодших ліній ША. Отже можна підключити 64 До 8-бітових зовнішніх пристроїв, або 32 До 16-ти розрядних. МП має багаторівневу систему переривань: 256 векторів переривань. Даний МП є подальшим вдосконаленням К580ВМ80. Система команд схожа, але більш розширена. Програмне забезпечення легко перекладається з одного МП на інший.

Функціональна схема:

Див. Рис.

У перший такт обміну на AD0-15 встановлюються молодші 16 біт адреси пам'яті або адреса зовнішнього пристрою, супроводжується ця інформація сигналом ALE. У другому такті обміну виставляються дані, які сопровожда-

ються сигналом DEN. ALE і DEN управляють регістрами-засувками. AD16 / ST3-AD19 / ST6 - мультиплексовані лінії адреси стану.

У перший такт обміну видається 4 старших розряду адреси пам'яті, а при зверненні до зовнішнього пристрою - нулі. У другому такті видаються сигнали стану МП, причому сигнали ST3-ST4 визначають сегментний регістр бере участь у формуванні фізичної адреси.

 ST3 ST4 Реєстр.

0

1

0

1

0

0

1

1

 ES

 SS

 CS

 DS

Сегментні регістри. Беруть участь у формиро- вання фізичної адреси.

ST5 - дублює стан прапора дозволу переривань.

BHE - дозвіл старшого байта. Працює спільно з сигналом А0, забезпечуючи механізм передачі інформації по ШД.

 BHE A0 Вид передачі даних

0

0

1

1

0

1

0

1

 Передається 16-ти бітове слово

 Передається старший байт AD8-AD15

 Передається молодший байт AD0-AD7

 Немає звернення

RD -сигнал читання.

WR - сигнал запису.

M / IO - звернення до пам'яті або зовнішніх пристроїв.

DT / R - напрям передачі інформації:

«1» - в МП; «0» - з МП.

INTA, INTR - запит на маскируемое переривання (INTA - підтвердження переривання).

NMI - запит на немаскіруемое переривання.

HOLD - запит на перехід в режим прямого доступу до пам'яті.

HLDA - підтвердження захоплення шини.

TEST - перевірочний вхід, використовується в команді WAIT для організації неодружених тактів: «1» - МП виконує «0», з періодичністю 5 Т перевіряє стан цього сигналу.

MN / MX - мінімальний / максимальний режими, що визначають конфігурацію обчислювальної системи. MN- обмеження обсягу пам'яті і т.д.

Архітектура МП.

МП містить у своєму складі 14 регістрів загального призначення.

AX = AH + AL

BX = BH + BL

CX = CH + CL

DX = DH + DL

Всі інші регістри загального призначення є неподільними:

SP використовуються при зверненнях до стека для зберігання

BP адресної інформації

SI при зверненні до пам'яті або зовнішнього пристрою

DI

Сегментні регістри:

CS - визначать початкова адреса сегмента коду в якому зберігається програма;

SS - зберігає початкова адреса сегмента стека;

DS - початкова адреса сегмента даних;

ES - початкова адреса додаткового сегмента під дані;

IP - зберігає зсув чергової команди переданої для виконання.

DA = CS + IP

F- регістр прапорів

 0F DF IF SF ZF AF PF CF

AD15 AD0

CF - прапор переносу, фіксує виникнення переносу при додаванні або позику при відніманні, а також висунення старшого байта при операціях зсуву;

PF- прапор парності, фіксує парне число;

AF - прапор допоміжного переносу, фіксує перенесення або позика з розряду D4 в D3 при операції додавання і з D3 в D4 при відніманні. Використовується при перетворенні кодів з двійкового в двійковій-десятковий і навпаки;

ZF - прапор нуля, сигналізує про отримання нульового результату;

SF - прапор знака, дублює стан старшого біта результату операції;

OF - прапор переповнення розрядної сітки, сигналізує про втрату старшого біта при додаванні.

Названі 6 прапорів сигналізують про результати арифметичних операцій. Решта 3 прапора відносяться до прапорів управління:

DF - прапор напрямки обробки команд програми, «0» -виконуємо команда від менших адрес до великих.

IF - прапор дозволу переривань, якщо він встановлений, то процесор реагує на запити переривання по входу INTR;

TF - прапор трасування, «1» - МП виконує команди програми в покроковому режимі.

До складу МП входить пристрій управління, яке дешифрує команди і забезпечує відповідні керуючі сигнали. Мається регістр - черга команд об'ємом 6 байт в який завантажується чергова команда призначена для виконання. Буфер шини адреси - даних являє собою 16 двонапрямлених підсилювачів, що забезпечують номінальну навантажувальну здатність шини. Буфер адреси складається з 4-х двонапрямлених підсилювачів виконують аналогічну функцію. Суматор адрес служить для обчислення фізичних адрес комірок пам'яті. АЛП - 16-ти розрядне.

Сегментація пам'яті і обчислення адрес.

Пам'ять в ЕОМ на базі К1810ВМ86 організується як одновимірний масив байтів, кожен з яких має свій 20-розрядний фізичну адресу (00000-FFFFF).

Порядок розміщення даних у пам'яті звичайний: слово займає 2 сусідні комірки пам'яті, причому першим йде молодший байт слова, а другий старший. Фізичною адресою слова вважається адреса молодшого байта слова.

20-ти бітний фізичну адресу комірки пам'яті міститься в об'єкті: сегмент + зсув. Причому на сегмент і на зміщення відводиться по 2 байти. Отже повний фізичну адресу розміщується в 4-х комірках пам'яті.

00002 зміщення

00003

00004 сегмент

00005

Фізичною адресою цього модуля вважається адреса молодшого байта зсуву.

Весь простір пам'яті об'ємом 1М розбите на сегменти по 64 К (16 сегментів). Кожному сегменту програмою задається його початкова адреса який заноситься в сегментні регістри (CS, SS, DS, ES) .Така організація обчислень 20-ти розрядного фактичної адреси обумовлена ??тим, що МП є 16-ти розрядним і всі обчислювальні операції повинні виконуватися словами.

Механізм обчислення фактичної адреси наступний: вміст сегментного регістра зсувається на 4 біта вліво. До вмісту зміщення присвоюється 4 нуля зліва.

Сегмент зміщення

15 0

 A B C D 1 2 3 4

19 0

 A B C D 0

+

19 0

 0 1 2 3 4

 A C F 0 4

При підсумовуванні може виникати перенесення з розряду A19 в A20. Це перенесення ігнорується. Аналогічну кільцеву організацію має кожен сегмент. При вибірці команда: CS + IP = ФА команди. При зверненні до стека: SS + SP = ФА стека.

Звернення до даних може проводитися з будь-якого сегментного регістра: DS (SS, CS, ES) + EA = ФА даних. EA - ефективний адреса, константа, зазначена в програмі.

До даних можна звернутися через індексні регістри SI і DI; причому індексний регістр зберігає зсув на адресу комірки пам'яті, звідки дані можна витягти. А DI зберігає зсув на адресу комірки пам'яті, куди дані можна направити: DS (SS, CS, ES) + SI = ФА даних; ES + DI = ФА даних. Звернення через регістр BX: ES (CS, SS, DS) + BX = ФА даних. Така модульна організація пам'яті посегментно дозволяє писати програми у вигляді окремих модулів.

Структурна схема на основі К1810.

При організації обчислювальної машини потрібно вирішити наступні завдання:

1) розділити адресні сигнали і сигнали даних;

2) сформувати необхідні керуючі сигнали.

Перше завдання вирішується за допомогою буферних регістрів К1810ІР82 і шинних формувачів К1810ВА86 (87). Друге завдання дещо складніше і залежить від складності вирішуваних завдань розроблюваної мікропроцесорної системи. Складність завдання визначає потрібні обсяги пам'яті і кількість пристроїв введення / виводу. Тому МП К1810ВМ86 може працювати в двох режимах: мінімальний і максимальний. Мінімальний дозволяє організовувати обчислювальні та керуючі системи, що мають обмежені обсяги пам'яті і мала кількість зовнішніх пристроїв.

Структурна схема в мінімальному режимі

Структурна схема в максимальному режимі.

Функціональні можливості комплекту К1810 дозволяють організувати багатопроцесорне обчислення системи. Завдання узгодження багатопроцесорної системи вирішує арбітр шин К1810ВБ89.

Мікросхема К1810ГФ84.

X1, X2 - для підключення кварцового резо-

натора

F / C - вхід вибору джерела тактовою ча

стоти:

«1» - від власного задає генера-

тора

«0» - від зовнішніх сигналів синхронізації

PCLK - вихід управління переферией.

OSC - вихід зовнішнього задає генератора

RES - вхід сигналу скидання

CLK - вихід ГТВ для управління пам'яттю

READY - вихід готовності генератора

RESET - сигнал системного скидання

AEN1, AEN2 - виходи дозволу адресації для сигналів готовності (RDY1, RDY2)

Призначений для управління ЦМП, пам'яттю, зовнішніми пристроями, контролером системної шини і арбітром шин. Функціонально складається з генератора тактової частоти, дільника частоти на 2 і 3 та схеми управління цими устройствамі.Контроллер системної шини

К1810ВГ88.

Контролер призначений для роботи в складі мікропроцесорної системи і забезпечує підключення до неї пам'яті і зовнішніх пристроїв, Функціональні можливості МС: дозволяє організувати конфігурацію обчислювальної системи має 2 магістралі: системна шина і резидентний шина. До системної шини підключається пам'ять, до резидентної - пристрою в / в.

Входи S0-S2 - призначені для підключення до центрального мікропроцесора.

 S0 S1 S2 Режим роботи ВМ86 Командні сигнали ВГ88

0

1

0

1

0

1

0

1

0

0

1

1

0

0

1

1

0

0

0

0

1

1

1

1

 Підтвердження переривання

 Введення даних з пристрою в / в

 Висновок даних на пристрій в / в

 Останов

 Вибірка команди

 Читання з пам'яті

 Запис у пам'ять

 Пасивний стан (відключення від системної шини

 INTA

 IORC

 IOWC, AIOWC

 -------

 MRDC

 MRDC

 MWTC

 MWTC, AMWC

Функціонування мікросхеми здійснюється на підставі наступного коду:

CLK-підключення системного генератора

AEN - строб управління видачі командних сигналів контролера (використовується у випадках звернення до резидентної шині в / в.)

СEN - сигнал управління при каскадування ВГ88

IOB - ознака звернення до системної шини («0» -системна шина, «1» - резидентний шина)

MRDC - системний сигнал читання з пам'яті

MWTC - системний сигнал запису в пам'ять

AMWC - випереджаюче строб при зверненні до пам'яті

IORC - системний сигнал введення

IOWC - системний сигнал виведення

AIOWC - випереджаюче строб

INTA - системний сигнал підтвердження переривання

DEN - строб супроводу даних для фіксації в регістри-засувки

ALE - строб супроводу адреси в регістр-засувку

OT / R - сигнал що визначає напрямок передачі інформації («0» -запис в пам'ять; «1» - зчитування)

STB - сигнал стробування адреси

PDEN - використовується при каскадування контролерів системної шини в мікропроцесорні обчислювальні системи.

Функціональна схема включення.

Дана функціональна схема використовується при роботі мікропрцессора в максимальному режимі при організаціях багатопроцесорних систем.

При зверненні до пам'яті і зовнішніх пристроїв дуже сильно відрізняється по швидкодії. Оскільки багатопроцесорні системи організовуються для вирішення складних завдань, що вимагають великого швидкодії, то потрібно виконувати поділ звернення до зовнішніх пристроїв і пам'яті.

К1810ВБ89

 S0

 S1

 S2

 INIT

 BCLK

 BPRN

 LOCK

 CLK

 CRQ /

 CR

 RESB

 ANYRQST

 IOB

 SYSB / RESB

 BREQ

 BPRO

 BUSY

 CBRQ

 AEN

 BA

S0-S2 - входи для підключення до МП ВМ86, стан цих входів визначає режим роботи арбітра шин. Зафіксувавши ці сигнали арбітр шин починає виконання дій по захопленню, звільнення або утриманню системної або резидентної шини.

CLK - вхід для підключення системного генератора.

LOCK - вхід заборони звільнення системної шини: «1» - арбітру забороняється звільняти системну шину, не залежно від його пріоритету.

CRQLCR - вихід заборони звільнення системної шини якщо надійшов запит по входу CBRQ.

ANYRQST - вхід дозволу звільнення системної шини.

RESB - вибір режиму роботи системної або резидентної шини («1» - системна шина; «0» - резидентний шина)

IOB - вибір режиму роботи при введенні / виведенні інформації через системну або резидентную шину («1» - системна шина; «0» - резидентний шина)

AEN - сигнал дозволу доступу до системної шини.

BCLK - сигнал синхронізації системної шини.

BREQ - сигнал запиту системної шини.

BPRN - вхід дозволу пріоритетного доступу до системної шини

BPRQ - вихід пріоритетного доступу до системної шини.

BUSY - сигнал зайнятості шини.

CBRQ - вх / вих загального запиту шин.

Арбітр шин в багатопроцесорної системі може обслуговувати 1-2 центральних мікропроцесорів. При організації багатопроцесорних систем потрібно розробляти схему пріоритетного арбітражу. При організації схем пріоритетного вибору арбітражу використовується 3 методи: паралельний; послідовний і циклічний арбітраж.

Схема включення арбітражу шин при послідовному методі:

При послідовному розв'язанні пріоритетів ваги арбітрів задаються підключенням BPRN з BPRQ. Для схеми, зображеної на малюнку максимальний пріоритет матиме 1-й АШ, а мінімальний - 3-й.

Схема паралельного дозволу пріоритетів передбачає використання додаткового пріоритетного контролера.

У найпростішому випадку при апаратній завданні ваг пріоритетів, пріоритетний контролер являє собою схему, виконану на логічних елементах. Більш складні пріоритети встановлюються програмним шляхом.

У цьому випадку пріоритетний контролер має зв'язок з шиною даних. До складу пріоритетного контролера входять схеми циклічного перерозподілу пріоритетів.

Арбітр шин може обслуговувати 2 мікропроцесора:

RQ / GT - забезпечує доступ до лінії зв'язку тільки одному МП. Виходи іншого в цей момент знаходяться в 3-му стані. Дешифратор адреси визначає адресу всієї конкретної схеми. Їх в багатопроцесорної схемою може бути багато.

Для підключення до системної або резидентної шині використовується контролер системної шини К1810ВГ88.

Інтерфейси мікропроцесорних систем.

Інтерфейси призначені для організації взаємодії між мікросхемами організують функціональні модулі при побудові обчислювальної системи. Для організації взаємодії між обчислювальною машиною при організації обчислювальних комплексів. Інтерфейси регламентують правило взаємодії між усіма функціональними модулями мікропроцесорної системи, встановлюють взаємодію і визначають протоколи і порядок обміну інформацією.

Конфігурації інтерфейсів розроблені виходячи з таких вимог:

1) отримання потрібного швидкодії і організації стандартного обміну інформацією між блоками обчислювальної системи незалежно від їх швидкодії;

2) простота нарощування структури многопроцессорного комплексу і можливість доступу для діагностики;

3) широка область застосування.

Електричні з'єднання між висновками мікросхем виконуються електричними зв'язками або лініями. Ці лінії згруповані за певним функціональним призначенням утворюють шину адреси, шину даних і шину управління. Сукупність шин утворює магістраль. Залежно від функціонального призначення інтерфейси класифікуються за такими принципами:

- За способом створення функціональних модулів;

- За способом передачі даних - паралельний, послідовний і послідовно-паралельний;

- По режиму передачі даних -односторонніе, 2-х сторонні, одночасна або почергова передача.

- За принципом обміну інформацією - синхронний і асинхронний.

Інтерфейси в системі MULTIBUS.

Призначені для організації мікропроцесорних модулів. На базі МП К1810 розроблені 2 різновиди інтерфейсів - I і II

Інтерфейс в системі MULTIBUS складається з 5-ти магістралей:

- Паралельна системна;

- Паралельна локальна магістраль LBX;

- Багатоканальна магістраль в / в MSW;

- Локальна в / в SBX;

- Керуюча послідовна магістраль - BITBVS;

- Послідовна системна магістраль - SSB;

Паралельна локальна магістраль.

LBX призначена для підключення до обчислювальної системі додаткових блоків або модулів пам'яті. З її допомогою можна підключити від 2-х до 5-ти модулів пам'яті.

Функціональні можливості: може дозволити організувати по ній обмін інформацією в режимі прямого доступу до пам'яті. Лінії цього інтерфейсу стандартизовані, утворюють 60-ти провідникової палять і мають следущее функціональне призначення:

AB0-AB23 - лінія шини адреси;

DB0-DB15 - лінія шини даних;

TRAP - розряд перевірки парності;

BHEN - дозвіл на передачу старшого байта.

ASTB - стрибає супроводу інформації про адресу;

DSTB - стрибає повідомлення даних;

R / W - сигнал запису / читання;

XACK- підтвердження передачі в пристрій;

LOCK - блокування магістралі;

SHRA - запит на перехід в режим прямого доступу до пам'яті;

SMACK- відповідь на перехід в режим прямого доступу до пам'яті.

CN0 - лінія заземлення.

Магістраль працює в режимі читання / запису даних. Інформація про адресу супроводжується сигналом ASTB, а даних DSTB. Підтвердження прийому супроводжується сигналом XACK, обмін інформацією відбувається в паралельному коді.

Магістраль багатоканального в / в MSN.

Призначена для звільнення системної магістралі від операції в / в при зверненні до зовнішніх пристроїв. За допомогою цієї магістралі можна підключити до 16-ти зовнішніх пристроїв передавальних 8 або 16 розрядні дані зі швидкістю 8 Мбайт / с. Максимальна довжина цієї магістралі до 15 метрів. Виконується у вигляді стандартного 60-контактного джгута, лінії якого мають таке функціональне призначення:

AD0-AD15 - мультиплексованих шина адреси / даних;

GND- лінія заземлення;

PB, * PB - диференціальні сигнали доповнення даних до парності.

R / W, * R / W - диференціальні сигнали читання / запису.

A / D, * A / D диференціальне сигнали управління адресою / даними;

DRDY, * DRDY - диференціальні сигнали готовності інформації на шині А / D;

AACC - ознака прийому адреси виконавцем;

DACC - відповідь виконавця при прийомі даних;

STQ - завершення процедур обміну;

SRQ - запит стану пристрою для передачі інформації;

RESET - скидання;

SA - готовність передавача інформації.

Магістраль локального в / в SBX.

Призначена для підключення до одноплатні обчислювальним машинам додаткові плати співпроцесора. Підключається плата з розширеною 2-й системою, арифметикою, графікою. Магістраль має 60-ти дротову структуру, лінії якої мають наступне призначення:

MA0-MA2 молодший розряди адреси, що задають адресу порту при підключенні співпроцесора;

MCS0-MCS1 - сигнали вибору мікросхем в платі мікропроцесора;

MD0-MDF - 16 ліній даних;

IORD - сигнал супроводу адреси при видачі інформації з співпроцесора;

IOWRT - сигнал супроводу адреси при видачі інформації в співпроцесор;

RESET - скидання лінії або початкова установка;

MWAIT - очікування сигналу супроводу процедури обміну співпроцесора;

MDRQT - запит режиму прямого доступу до пам'яті у ЦП;

MDACK - підтвердження прямого доступу до пам'яті;

TDMA - сигнал завершення роботи каналів прямого доступу до пам'яті;

MCLK - сигнал синхронізації для співпроцесора;

MPST - ознака наявності модуля розширення, співпроцесора.

За допомогою магістралі можна підключити 8 співпроцесорів зі швидкістю передачі інформації не більше 10 Мбайт / с.

Магістраль зв'язку BITBUS.

Послідовна керуюча магістраль призначена для передачі інформації в режимі синхронної передачі до 30 метрів, в режимі асинхронної передачі до декількох кілометрів. У режимі синхронної передачі швидкість може бути 500 Кбіт / с або 2,4 Мбіт / с.

У режимі асинхронної передачі швидкість може бути - 62,5 Кбіт / с або 375 Кбіт / с.

Магістраль призначена для реєстрації локальних мереж. Фізично вона являє собою 9-ти канальний джгут проводів, що має функціональне призначення.

DATA, * DATA - диференційована сигнальна пара - лінія для передачі даних.

DCLK / RTS, * DCLK / RTS - диференціальна пара - сигнальна, синхронізації управління.

GND, + 12D - загальна лінія управління

ZGND - 3-е стан

Обмін інформацією по цій магістралі виконується кадрами, які мають наступний формат:

Паралельна системна магістраль.

Призначена для підключення до центрального процесора для підключення пристроїв (до 20-ти пристроїв).

Зовнішні переривання бувають:

1) маскіруемие, що надходять по входу INTR;

2) немасковані, що надходять по входу NMI. На запити на немасковані переривання МП обробляє завжди незалежно від стану прапора переривання;

Процедура обслуговування зовнішніх переривань виконується за допомогою спеціального контролера переривань КР1810ВН59.

 D0

 D1

...

 D7

 INT

 CAS0

 CAS1

 CAS2

 SP / END

Мікросхема є програмований контролер переривань що дозволяє одночасно обслуговувати 8 зовнішніх пристроїв. Може працювати з К1810 і К580. Функціональні можливості мікросхеми допускають каскадування (можна обслуговувати до 64 зовнішніх пристроїв).

IRQ0-IRQ7 - запити на переривання. Якщо програмованим шляхом не проведена перерозподіл пріоритетів, то IRQ - маскіруемий пріоритет.

A0 - Адресна вхід для підключення молодшої лінії адреси.

СS - вибір мікросхеми.

WR - запис інформації в мікросхему.

RD - читання.

INTA - підтвердження переривання.

D0-D7 - входи даних (для програмування мікросхеми). Підключаються до молодшого байту шини даних.

INT - вхід переривання.

CAS0-CAS2 - входи для каскадування мікросхем.

Мікросхема може працювати в режимах програмування і режимі обслуговування периферії. Режим програмування задається CS = 0.

Схема підключення контролера до системної шини.

 INT (17)

Схема каскадирования.

Організація запам'ятовуючих пристроїв.

Для запам'ятовування інформації в цифрових схемах використовується або тригер, або конденсатор. Залежно від типу пристрою, що запам'ятовує розрізняють пам'ять SIMM і DIMM.

При підключенні пристрою, що запам'ятовує до системної шини потрібно організовувати передачу не тільки слів, але й окремих файлів. Для реалізації цього блоки пам'яті зазвичай виконуються у вигляді 2-х банків. Молодший підключають до ліній даних D7-D0 і містить байти з парними адресами. Для вибору цього банку в мікропроцесорної системі використовується А0 = 0. Старший байт D8-D15 - А0 = 1. При передачі байта даних його потрібно переслати в комірку пам'яті з парними адресами. У цьому випадку цикл обміну даними складає 1 період системної синхронізації. Вид пересилання даних по системній магістралі визначає крім сигналу А0 ще сигнал BHE. А0 спільно з BHE утворюють:

 A0 BHE Вид посилки

0

1

1

0

 Мл. байт

 Ст. байт

Вироблення сигналів А0 і BHE виконується автоматично під дією керуючої програми. Для спрощення схеми підключення при організації ПЗУ слід врахувати той факт, що при читанні інформації з пристрою, що запам'ятовує на шину даних завжди виставляється 2 байти даних, Селекцію необхідної інформації виконує ЦП і вибираючи потрібну, поміщає її в свої внутрішні регістри. Отже сигнали А0 і BHE до ПЗУ можна не підключати. При зверненні до ОЗП для вибору банку даних можна використовувати сигнали А0 і BHE. Звернення до ПЗУ стробіруется сигналом МЕМR і MEMW.

Схема підключення:

Лінія А14 використовується для вибору блоку ОЗУ або ПЗУ. ПЗУ може бути реалізовано на 2-х мікросхемах К573РФ4 (4096 * 16). Отже А13 - використовується як вхід вибірки кристалів кожної мікросхеми. ОЗУ - 8 мікросхем К537РУ10 (2048 * 8).

Організація блоків пам'яті великих обсягів.

Великі блоки пам'яті організуються у вигляді модулів (друкована плата), яких може бути декілька. Кожен модуль може підключатися до системної або резидентної шині і має таку внутрішню організацію:

 RAS CAS W / RD Вихід В Режим роботи

1

1

0

0

0

1

0

1

0

0

0

0

0

0

1

0

0

0

0

0

 3-е стан

 0 або 1

 Немає звернення

 Регенерація мікр-ми

 Запис інформації

 Читання інформації

ДША - передбачається для кожного блоку пам'яті. Контролер: К1810ВТ02 (ВТ03). Спільно з мікропроцесором використовуються мікросхеми динамічної ОЗУ серії К565. Запис інформації в мікросхеми ОЗП виконується у відповідності з наступною діаграмою:

1-й такт - записується код адреси рядка, який стробіруется сигналом RAS, у другому такті записується код адреси стовпця сигналом CAS, а також відбувається процедура запису / читання R / W. Така двостороння процедура запису інформації економить адресні виходи мікросхем ОЗУ. Мультиплексування адресних ліній і двоступенева процедура обміну дозволила заощадити кількість висновків на мікросхемах ОЗУ.

Способи дешифрування адреси.

Спосіб дешифрування адреси залежить від обсягів ОЗУ і ПЗУ, кількості та типу пристроїв введення / виводу. При проектуванні мікропроцесорної системи використовуються наступні способи дешифрування адреси:

1) лінійний вибір. Найпростіший спосіб, який не використовує логіку дешифрування адреси. Технічно реалізується наступним чином: будь-яка лінія ША використовується як сигнал вибірки кристалів. Приклад реалізації:

Спосіб використовується при підключенні малих обсягів пам'яті. Недоліком є ??велика втрата області адресного простору;

2) дешифрация за допомогою логічного компаратора. Простий і дуже гнучкий спосіб дешифрування адреси. У цьому випадку логічний компаратор встановлюється на кожну друковану плату, за допомогою перемичок встановлюється адресу кожної друкованої плати. При збігу коду задається перемичками з кодом встановленому на відповідних адресних лініях, формується сигнал вибірки кристалів. Технічно логічний компаратор може бути виконаний на схемах збіги.

3) дешифрация за допомогою комбінаторної логіки. У цьому випадку для формування сигналів вибірки кристала використовується логічні елементи:

Сигнал вибірки кристала формується, якщо А14 = 1, а А15 = 0.

Дана схема дозволяє оьратіться за адресами 4000 - 7FFF. Недоліком є ??жорстка логіка.

3) Дешифрация адреси за допомогою дешифратора. У цьому випадку вибирається одна з 2nвозможних комбінаційних вхідних сигналів, де n-кількість входів, підключених до дешифратор.

Мікросхема К1810ВТ3 - контролер управління динамічною пам'яттю.

X0, X1- входи для підключення кварцового резонатора для вироблення сигналів регенерації пам'яті. Або до X1 можна підключити CLK. AL0-AL7; AH0-AH7 - Адресна входи для вибірки комірки пам'яті всередині пам'яті.

WR, RD / S1 - сигнали системної запису / читання.

B0, B1 - входи дешифратора (вибірка банків пам'яті).

PCS - вхід вибірки кристала контролера.

OUT0-OUT7 - мультиплексовані виходи вибору адресс рядків і стовпців.

WE - сигнал зчитування пам'яті.

CAS - RAS2 - сигнали управління мікросхемами динамічної пам'яті.

XACK - відповідь пам'яті на сигнали звернення до неї.

SACK - готовність пам'яті.

Приклад підключення керування динамічною пам'яттю об'ємом 512 Кбайт показаний на малюнку:

Обмін інформацією з зовнішніми пристроями.

1) організація введення / виводу. Обмін інформацією між мікропрцессором і зовнішніми пристроями виконується 2-ма способами: використання адресного простору в / в; використання спільного з пам'яттю Адресна простору. Технічна реалізація 1-го способу передбачає поділ всієї області адресного простору на пам'ять і адреси зовнішніх пристроїв. Обмін даними між мікропрцессором і зовнішніми пристроями виконується по Коммандо IN і OUT. Для апаратної ідентифікації Адресна простору в / в використовується сигнал M / IO = 0. При роботі мікропроцесора в мінімальному режимі системні сигнали управління вводом / виводом можуть бути отримані за допомогою логічних елементів:

При роботі мікропроцесора в максимальному режимі системні комманди введення / виведення виробляє системний контролер К1810ВГ88. Комманди введення / виведення реалізують 2 типу адресації:

1) пряма адресації, в цьому випадку код адресса порту вказується в другому байті комманди. Цей вид адресації забезпечує звернення до 256 портів в / в;

2) непряма адресації, в цьому випадку Подруге байті комманди вказується регістр DX і оскільки він 16-ти розрядний, то можна організувати 65536 зовнішніх пристроїв. При такій адресації в / в під адресації портів відводиться один сегмент пам'яті. При другому способі адресації зовнішні пристрої знаходяться в загальному Адресна просторі з пам'яттю. Тому в цьому випадку звернення до них може бути виконано як до звичайних комірок пам'яті. Длявиконання операцій в / в крім команд IN і OUT можуть бути використані будь комманди пересилання. Другий спосіб має великі функціональні можливості. У ньому може бути організована за допомогою спеціальних команд пересилання даних междк ЦП і зовнішніми пристроями, між зовнішніми умтройствамі і пам'яттю. Колличество підключаються зовнішніх пристроїв до 1Мб.

У прстейшем випадку в мінімальному режимі для звернення до зовнішніх пристроїв можуть бути використані системні сигнали MEMR, MEMW, які виходять із сигналів МП WR і RD:

При обміні даними МП передає по ШД або все слово (16 біт), або молодший байт. Щоб байт був переданий за один цикл системної синхронізації потрібно, щоб адресс зовнішнього пристрою був парним. Також зовнішні пристрої повинні підключатися до молодшого байту ШД. Для ідентифікації роздільного підключення зовнішніх пристроїв до молодшого або старшого байту даних використовуються сигнали А0 і BHE. Стан цих сигналів вказано в таблиці (см.ВМ86).

Підключення зовнішніх пристроїв до системної магістралі.

При підключенні зовнішніх пристроїв виникає проблема узгодження 8-ми бітної ШД зовнішнього пристрою з 16-ти бітної ШД мікропроцесора. Дане завдання вирішується 2-ма способами:

1) зовнішній пристрій підключається або до старшого, або до молодшого байту ШД. Для ідентифікації зовнішнього пристрою (CS) використовуються сигнали A0 і BHE.

Другий спосіб полягає в перетворенні 16-ти розрядної шини даних в 8-ми розрядну. Для цієї мети можна використовувати 2 регістра-засувки (К1810, ІР82 / Ір83).

Ця схема включення працює в режимі в / в з відображенням на пам'ять. Передана і приймається інформація може розподілятися як по парних, ІАК і по непарних адресами. Довжина пересилання даних визначають сигнали А0 і BHE.

Програмований парралельно інтерфейс.

Мікросхеми даного типу не входять до складу конкретних мікропроцесор-них комплектів.

8225

Зазвичай для обміну даними використовуються 8 ліній порту А чи порту B. Для вираьоткі керуючих сигналів зазвичай використовується порт С. Режим роботи схеми визначається керуючим словом, яке заноситься в її внутрішній регістр при ініціалізації системи. При цьому допускається прграммірованіе декількох режимів роботи:

- Весь порт працює на вивід інформації

- Весь порт працює на введення інформації

- Окремі на введення, окремі на висновок.

Призначення ліній:

D0-D7 - входи для підключення до резидентної або системної шини.

A0, A1 - входи вибору порту

По скільки архітектура центрального процесора 16-ти розрядна, а мікросхема порту 8-ми розрядна можливі 2 варіанти підключення даної мікросхеми. При передачі 8-ми розрядних даних інтерфейс підключається до молодшого байту шини даних, а центральний процесор програмується на вивід цього байта. Для передачі всього слова потрібно використовувати 2 контролера.

Програмований послідовний інтерфейс.

Послідовний обмін даних регламентується в стандарті RS232C. Цей стандарт передбачає для передачі інформації 3 лінії зв'язку: загальна, лінія передачі (ВА) і лінія прийому (ВВ). Протокол обміну даними має наступний формат:

Функціонально послідовний інтерфейс реалізується на 2-х сдвигающих регістрах:

Послідовний інтерфейс може працювати в синхронному і асинхронному режимі. Синхронний режим увазі роботу інтерфейсу приймача і передавача під управлінням системного генератора.

 IOW

Авіація і космонавтика
Автоматизація та управління
Архітектура
Астрологія
Астрономія
Банківська справа
Безпека життєдіяльності
Біографії
Біологія
Біологія і хімія
Біржова справа
Ботаніка та сільське господарство
Валютні відносини
Ветеринарія
Військова кафедра
Географія
Геодезія
Геологія
Діловодство
Гроші та кредит
Природознавство
Журналістика
Зарубіжна література
Зоологія
Видавнича справа та поліграфія
Інвестиції
Інформатика
Історія
Історія техніки
Комунікації і зв'язок
Косметологія
Короткий зміст творів
Криміналістика
Кримінологія
Криптологія
Кулінарія
Культура і мистецтво
Культурологія
Логіка
Логістика
Маркетинг
Математика
Медицина, здоров'я
Медичні науки
Менеджмент
Металургія
Музика
Наука і техніка
Нарисна геометрія
Фільми онлайн
Педагогіка
Підприємництво
Промисловість, виробництво
Психологія
Психологія, педагогіка
Радіоелектроніка
Реклама
Релігія і міфологія
Риторика
Різне
Сексологія
Соціологія
Статистика
Страхування
Будівельні науки
Будівництво
Схемотехніка
Теорія організації
Теплотехніка
Технологія
Товарознавство
Транспорт
Туризм
Управління
Керуючі науки
Фізика
Фізкультура і спорт
Філософія
Фінансові науки
Фінанси
Фотографія
Хімія
Цифрові пристрої
Екологія
Економіка
Економіко-математичне моделювання
Економічна географія
Економічна теорія
Етика

8ref.com

© 8ref.com - українські реферати


енциклопедія  бефстроганов  рагу  оселедець  солянка